скачать рефераты
  RSS    

Меню

Быстрый поиск

скачать рефераты

скачать рефератыРеферат: ПЛИС Xilinx семейства Virtex™

2. Ввести состояние Shift-DR (SDR).

3. Выдать стандартный конфигурационный bitstream на TDI.

4. Возвратиться к состоянию Run-Test-Idle (RTI).

5. Загрузить в регистр IR команду JSTART.

6. Ввести состояние SDR.

7. Выдать   ТСК   для   длины   последовательности   (длина программируемая).

8. Возвратиться к состоянию RT1.

Как отмечалось ранее, конфигурирование и обратное считывание все­гда доступно в режиме периферийного сканирования. Для выборки режи­ма необходимо подать код <101> или <001> на контакты М2, Ml, М0.

6.2. Последовательность конфигурации

Конфигурирование устройств Virtex -- процесс, состоящий из трех фаз. В первой фазе конфигурирования очищается память. Следующая фа­за — загрузка данных в конфигурационную память. Наконец, активизиру­ется логика (фаза Start-Up).

Обычно процесс конфигурирования запускается автоматически после подачи напряжения питания, однако, как будет описано далее, он может быть задержан пользователем. Конфигурационный процесс может также быть инициирован установкой активного уровня сигнала . Пе­реход сигнала  в состояние ‘1’ означает окончание фазы очистки па­мяти, а установка активного уровня сигнала DONE (‘1’) означает оконча­ние процесса в целом.

Временная диаграмма для конфигурационных сигналов после подачи напряжения питания показана на Рис. 19, а соответствующие временные характеристики — в Табл. 12.

 

6.2.1. Задержка конфигурирования

Конфигурирование FPGA может быть задержано удержанием сигнала на контакте  в, состоянии низкого логического уровня до мо­мента готовности системы к конфигурированию. На протяжении фазы очистки конфигурационной памяти последовательность операций состоит из повторения цикла очистки памяти по всем адресам. Эти операции про­должаются до окончания одного полного цикла очистки памяти по всем адресам после установки сигнала на входе  в состояние ‘1’. Та­ким образом, задержка процесса конфигурирования равнозначна продол­жению фазы очистки памяти.

Таблица 12. Значения временных параметров при подаче питания.

Параметр

Значение
min max

2.0 мс

100 мкс

0.5 мкс 4.0 мкс

300 нс

Другой вариант — подача от источника с открытым стоком сигнала низкого уровня на вход . Источник сигнала с открытым стоком необ­ходим потому, что контакт  — двунаправленный и работает как выход, имеющий низкий логический уровень во время фазы очистки памяти. Уве­личение времени удержания низкого логического уровня на этом контакте приводит, к тому, что конфигурационный автомат продолжает выполнять фазу очистки памяти. Таким образом, процесс конфигурирования задер­живается, не входя в фазу загрузки данных.

 

6.2.2. Последовательность вхождения в штатный режим работы

При выполнении вхождения в штатный режим работы по умолчанию глобальный сигнал управления третьим состоянием (global tristate - GTS) активизируется через один цикл CCLK после перехода сигнала DONE в состояние ‘1’. Это позволяет выходам FPGA включиться надле­жащим образом.

Одним циклом CCLK позже активизируются сигнал глобальной уста­новки/сброса (Global Set/Reset — GSR) и глобального разрешения записи (Global Write Enable — GWE). Это создает условия для начала нормальной работы внутренних запоминающих элементов.

Временная диаграмма для этих событий может быть изменена. Кроме того, события GTS, GSR и GWE могут активизироваться после перехода всех выходов DONE в высокое состояние при конфигурировании множе­ственных устройств FPGA, что позволяет начинать их работу в штатном режиме синхронно. Во время выполнения последовательности допускает­ся включение на любой фазе паузы до момента нормального захвата сле­дящей системы схемы автоподстройки задержки (DLL).

6.3. Формат потока конфигурационных данных

Кристаллы Virtex конфигурируются последовательной загрузкой в них фреймов данных, которые объединены в двоичный поток (bitstream). В Табл. 13 представлены объемы конфигурационной последовательности для кристаллов Virtex.

Таблица 13. Размер конфигурационной последовательности для различных микросхем семейства Virtex

Кристалл

Конфигурационные биты
XCV50 559 200
XCV100 781 216
XCV150 1 040 096
XCV200 1 335 840
XCV300 1 751 808
XCV400 2 546 048
XCV600 3 607 968
XCV800 4 715 616
XCV1000 6 127 744

7.  Обратное считывание

Конфигурационные данные, записанные в конфигурационной памяти FPGA, могут быть считаны обратно для выполнения верификации. Наряду с этими данными возможно обратное считывание содержимого всех триггеров/защелок, LUTRAMs, BlockRAMs. Эта возможность используется для выполнения отладки проектов в реальном масштабе времени.


8. Характеристики микросхем семейства Virtex по постоянному току

В Табл. 14 приведены максимально допустимые значения параметров микросхем семейства Virtex по постоянному току.

Таблица 14. Диапазон максимально допустимых значений параметров микросхем семейства Virtex по постоянному току

Обозна-чение

Описание Значение Единица измерения

Напряжение питания ядра относительно GND -0.5…3.0 В

Напряжение питания выходных каскадов относительно GND -0.5…4.0 В

Входное опорное напряжение -0.5…3.6 В

Напряжение входного сиг-нала относительно GND

Используя

-0.5…3.6 В

Не используя

-0.5…5.5 В

Напряжение, прикладываемое к 3-стабильному выходу -0.5…5.5 В

Максимальное время нарастания напряжения питания от 1 до 2.375 В 50 мс

Температура хранения (окружающей среды) -65…+150 °C

Максимальная температура припоя +260 °C

Максимальная рабочая температура контактов +125 °C

Внимание! Превышение максимальных значений ведет к повреждению кристалла.

В Табл. 15 приведены рекомендуемые значения параметров микросхем семейства Virtex по постоянному току.

Таблица 15. Рекомендуемые значения

Обозна-чение

Описание Значения Единица измерения
min max

Напряжение питания ядра при =0…+85 °C (коммерческое исполнение)

2.5 - 5% 2.5 + 5% В

Напряжение питания ядра при =0…+85 °C (промышленное исполнение)

2.5 – 5% 2.5 + 5% В

Напряжение питания выходных каскадов при =0…+85 °C (коммерческое исполнение)

1.4 3.6 В

Напряжение питания выходных каскадов при =0…+85 °C (промышленное исполнение)

1.4 3.6 В

Время передачи входного сигнала 250 нс

9. Корпуса

В Табл. 16 приведены комбинации: кристалл Virtex — корпус, и число пользовательских выводов для каждой комбинации.

Таблица 16. Корпуса.

Корпус Максимальное число пользовательских контактов
XCV50 XCV100 XCV150 XCV200 XCV300 XCV400 XCV600 XCV800 XCV1000
CS-144 94 94
TQ-144 98 98
PQ-240 166 166 166 166 166
HQ-240 166 166 166
BG-256 180 180 180 180
BG-352 260 260 260
BG-432 316 316 316 316
BG-560 404 404 404 404
FG-256 176 176 176 176
FG-456 260 284 312
FG-676 404 444 444
FG-680 512 512 512

10. Обозначение микросхем семейства Virtex

Способ обозначения микросхем семейства Virtex показан на Рис. 20.


Страницы: 1, 2, 3, 4, 5, 6


Новости

Быстрый поиск

Группа вКонтакте: новости

Пока нет

Новости в Twitter и Facebook

  скачать рефераты              скачать рефераты

Новости

скачать рефераты

Обратная связь

Поиск
Обратная связь
Реклама и размещение статей на сайте
© 2010.